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RSS订阅原创 LTE/NR中关于TTI，slot和symbol的解释
subframe则是一个时间刻度单位，整个LTE系统是工作在subframe的时序上的。LTE中TTI设置为1ms，与一个subframe长度相等，造成我在相当长的一段时间里对他们的概念混淆不清，总认为一个subframe就是一次传输的长度似得。平均分配在7个symbol之间，做为普通CP（普通循环前缀），以对抗无线接口的symbol（符号）间干扰；调制是以正弦波周期为单位，这样的正弦波周期被称为symbol（符号），所以每个0.5ms的时隙内，最多能够容纳7个symbol。如果干扰过大怎么办？
2025-03-15 17:31:58
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原创 XILINX FIFO IP core仿真问题，数据写入错误，没有full但是写不进数据了
今天在进行FIFO仿真时，发现我的wr_clk和wr_en都没问题，但是写到一定数量，既不full也不empty，但是wr_data_counter计数器就是不增加，表明FIFO的数据没有成功写入。且之前的数据和counter的周期也对不上。各种和平时使用FIFO不一致。
2024-11-22 11:40:15
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原创 AD9371使用时JESD遇到的问题
AD9371中，I路和Q路的基带数据是分开通过DAC传输的，当时我们使用的是subclass0的JESD方式，就会导致IQ两路数据延时不一样使得IQ不平衡。问题1：AD9371提供有TX和RX各四条lane，4个ADC，项目中想用2条lane来传输4个ADC的数据，所以选择M4L2的配置方式。问题2：通过DAC要把基带的IQ数据发送出去，IQ我们用的是理想的单音信号，但是通过DAC之后的频谱在倍频分量上有很大的杂散，超过目标杂散大概10db的样子。一旦这些信号的相位或幅度出现任何不匹配，组合上变频的。
2024-05-24 17:17:56
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原创 VIVADO--VITIS起始时不小心勾选了workspace
点击window-->preferences-->workspace-->startup and shutdown把里面所有的路径全部删除，并复选上“prompt for workspace on startup”, 再重启vits就可以再次出现那个复选框了。使用VIVADO中的VITIS时，在新建vitis的workspace不要选择“use this as the default and do not ask again”,否则每次不同的工程，vitis都会在相同的地方启动workspace。
2024-03-19 18:04:31
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转载 ADI高速信号采集芯片与JESD204B接口简介
也就是说这是一个高速模数信号转换芯片与逻辑器件芯片之间的标准接口。JEDEC是开发微电子行业开放标准的全球领导者，拥有3,000多名志愿者，代表近300家成员公司。
2024-01-17 14:27:14
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转载 VIVADO DDR3 IP核配置与使用
本文记录关于VIVADO IP核【Memory Interface Generator 7 Series】的部分使用和配置方式，主要参考IP手册【UG586】和【DS176】中关于IP的介绍，以及【DS182】关于K7系列数据手册，【UG471】关于SelectIO资源介绍。IP内功能较为丰富，这里仅对使用到的部分进行记录，如果有错误的地方还请提醒。
2024-01-04 13:55:35
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原创 USRP-Windows下运行FPGA工程(二）
原因分析：我现在用的是VIVADO2021.1, 因为USRP需要调用SDK，而在2020之后，VIVADO都是使用VITIS代替SDK了， 先尝试新建一个VIVADO工程，然后launch一下vitis，如果提示 vitis launch failed 则需要额外安装。问题2：终于安装好vitis，以为可以高枕无忧的跑工程了，不出意外，意外出现了。原因分析：总结下来就一个原因，VIVADO高版本软件没有在win11上进行充分测试，所以可能会遇到卡死的情况，所以还是老实的找台WIN10的机器跑吧。
2023-12-29 11:29:52
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原创 USRP-Windows下运行FPGA工程(一）
所以需要我们新建一个VIVADO工程，添加IP，如果看到下面这种有锁的IP，手动生成一下，再复制到他原始的IP路径下，更新里面的xci文件。如果要一句一句的执行，若VIVADO的安装不是在默认的C盘安装路径，那还需要在tools->scripts中打开setupenv_base.sh这个文件，将VIVADO的调用路径改为自己的安装路径。再运行上面的setupenv.sh的命令。FPGA代码的运行环境是在linux中执行的，为了在windows中运行，需要安装cygwin软件来模拟linux的运行环境。
2023-12-27 16:59:09
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原创 FPGA：ila core clock has stopped. unable to arm ila
在调试JESD204B时，为了观察204B的输出信号，采用204B输出的时钟作为ILA的抓数时钟，结果提示ila core clock has stopped. unable to arm ila。既然JESD204B直接输出的core时钟不能作为ILA的抓数时钟，直接添加一个clock wiz，core时钟作为输入，输出一个和他同频同向作为ILA的时钟，ILA能够运行，测试结果正常！3. core时钟输出加入BUFG，提示出错，因为JESD204B中已经加入BUFG了。
2023-12-08 18:04:21
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原创 VIVADO 从flash中readback bin文件
2. 添加上板子烧写的flash型号，添加好后，如下图。选择“readback configuration memory device”1. 连接上JTAG，找到器件后，右键选择“add configuration memory device”从VIVADO中readback一个烧写到flash中的bin文件.3. 导出bin文件。
2023-11-01 18:24:12
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原创 关于GT管脚绑定的发现
编写FPGA的XDC文件时，PHY高速信号数据管脚是不需要绑定的，因为高速信号线在FPGA中的XY位置是固定的，已经在调用PHY的IPcore时，自动生成了XDC信号。不需要再在XDC文件中重复声明了。另外高速信号的时钟线需要约束，但是它的IO 标准也在IPcore中定义了，XDC文件中直接default或者不写就行。
2023-09-06 15:21:04
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原创 matlab 复数转置
今天在编写matlab代码时，需要将一个1*2000的复数矩阵，变成2000*1的矩阵。matlab把复数信号的矩阵转置为共轭转置，所以复数信号不能这样进行转置。仿真时发现经过转置后的a1数据变得不对了。使用了代码：a1 = a';
2023-09-06 15:13:41
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原创 滤波器设计---插值算法（FIR or 多项式插值）
即从频域角度来对理论分析模型中的理想低通滤波器进行逼近设计，根据目标设计指标要求的不同，频域滤波法又分为两种：一种是构造具有可变参数的冲激响应函数表达式，从频域逼近目标通阻带要求确定最佳参数，如sinc加窗函数截断法，基于函数频域逼近法；另外一种是利用具有目标通阻带指标的高阶数字滤波器，采用多种曲线拟合滤波器，权系数获取具有相近通阻带指标的高阶数字滤波器，采用多种曲线拟合滤波器权系数获取具有相近通阻带性能的联系冲击响应函数表达式，如多项式分段拟合高阶内插滤波器，多相分解高阶内插滤波器等。
2023-08-09 10:53:14
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原创 ZYNQ自带ARM核处理器的FPGA芯片烧写及最小系统搭建，bit文件烧写
ZYNQ自带ARM核处理器，芯片烧写及最小系统搭建,bit文件烧写
2023-08-09 09:36:20
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pg150-ultrascale-memory-ip.pdf
2019-12-03
用FPGA实现FIR数字滤波器
2010-04-15
AVR单片机实现DS18B20温度显示
2010-06-11
空空如也
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