芯片高速IO电源顶层金属布线产生的电感对PI的影响-CSDN博客

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纯净的电源供应始终是芯片设计的最高优先级需求。近年来，对于高速I/O和以太网协议，这一需求的重要性进一步凸显。降低电源引起的抖动、探索低电压操作的解决方案以及系统级芯片（SoC）的电源管理已成为关键任务。在此背景下，分析电源分配网络（PDN）的完整性并优化其组件变得至关重要。芯片上的顶层金属层宽且厚，可能为开关电路引入串联电感。过去乃至近期，高速I/O的片上电源网格仍被建模为RC元件，忽略了电感的影响。现有文献中虽有考虑逻辑核心电源网格对称结构的电感建模，但高速I/O的顶层金属布线通常呈现不规则形态，难以建模。随着开关速度的急剧提升，由电感（L）和电流变化率（di/dt）引起的压降成为总电压降和电源噪声的关键因素，直接影响IP的整体抖动性能。

芯片建模

图1展示了英特尔最新工艺的顶层三金属层结构。顶层金属标记为TM，其下方为TopMetal-1（TM-1），再下方为TopMetal-2（TM-2）。通过修改图形设计文件（GDS），仅保留单一电源网络的布线。ANSYS 2D（RC模型）和3D（场求解模型）提取均使用相同的GDS文件。如图所示，顶层三金属层通过通孔和重叠区域连接。电流从C4（受控塌陷芯片连接）焊球流入顶层金属，最终到达最底层金属。在TM层的焊球位置和TM-1层的电源门位置创建端口，并利用2D和3D提取工具生成S参数。

图1.芯片金属层(a)顶层两金属层的重叠；(b)TM-1与TM-2的重

频域分析

提取的芯片模型需在频域中分析，随后在时域中研究电源分配网络的瞬态噪声。

A.芯片阻抗测量仿真设置

S参数文件的频率范围为2GHz至20GHz。将该文件导入HSPICE电路仿真工具，以获取顶层金属的阻抗响应。图2为仿真设置示意图：电流源位于TM-1层，电压源位于TM层。图3对比了2D和3D提取的阻抗曲线。如图3b所示，低频时阻抗由顶层金属的电阻主导；1GHz后阻抗开始上升，10GHz时达到峰值，表明顶层金属呈现感性特性。

图2.Die频域仿真链路

图3a展示了2D提取的RC模型特性：阻抗在1GHz前保持恒定，随后衰减。而3D提取结果（图3b）则揭示了显著的感性行为。

图3.提取结果对比(a)2D提取；(b)3D提取；

图4.PDN仿真设置

电源分配网络（PDN）建模为集总2N模型。电压调节模块（VRM）建模为理想电压源，主板建模为串联电阻和电感，封装模型包含串联电感和电阻，其后为分布式的片上顶层金属，最后添加至最底层金属的集总电阻。

图5.PDN阻抗曲线

低频时，主板寄生参数主导PDN阻抗。6MHz处的第一个谐振峰由主板电感（L_mb）引起，通过主板去耦电容（C_mb）抑制。第二个谐振峰出现在90MHz，由封装电感（L_pkg）和片上MIM电容（C_mim）共振产生。使用3D工具提取时，第三个谐振峰出现在700MHz，由片上电感和器件本征电容（C_dcp）共同作用。表1显示不同谐振频率下的阻抗值，其中第三个谐振峰的阻抗变化达66.5%。

表1.PDN阻抗（mOhm）

B.电源分配网络建模

电源分配网络（PDN）是从电压调节模块（VRM）到封装和片上电路的电源互连网络。其主要电荷源为VRM，主板/封装的去耦电容则作为本地电荷缓冲。

C.瞬态分析

PDN性能通过峰峰值噪声评估。当负载（如高功耗模块）汲取电流时，电源电压波动会引入抖动。由于第三谐振峰出现在400MHz至1.2GHz频段（图6），本文选取两个关键模块的电流频谱进行分析：关键模块1的频谱位于该频段（图7），关键模块2的频谱则与PDN噪声主频段重叠（图8）。仿真中将电流源替换为实际电流波形。