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原创 DDR5高速接口的均衡技术
DDR5 的数据传输速率达到3200Mbps到6400Mbps之间，这样的数据传输速率已经能达到某些串行器/解串器（Serializer/Deserializer，SerDes）信道的速度，这样的数据速率下会出现更严重的信号完整性问题，如反射、信道的高频损耗、码间干扰。而ISI在之前的章节已经介绍过，其产生原因可能是由于不正确的端接造成的信号反射引起的，或是信道中的大容性负载或色散效应引起的，信号中的高频率部分通常低频率部分衰减得更多，导致信道表现出低通滤波器的特性。最后形成的是双输入，单输出的DFE。
2024-08-26 13:58:18
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原创 各种噪声电流激励下电源PDN网络对系统时钟性能的影响
最显著的阻抗峰值出现在43MHz，由片上电容与PCB安装的封装电感谐振引起，称为芯片/封装谐振。电阻（等效串联电阻，ESR）的作用是定义串联电路的最小阻抗值，并决定并联电路的峰值高度。对于测试芯片中的TFF电路，时钟边沿电流的上升时间和下降时间分别为400ps和900ps（通过电路时序分析和模型-硬件相关性验证）。如图13第三曲线所示，周期性突发模式以PDN谐振频率重复，由于并联谐振特性，最大程度激励PDN并导致最强电压波动。CMOS电路的电流消耗随电源电压升高而增加，随电压降低而减少，与电阻特性相似。
2025-05-29 11:24:57
455
原创 芯片高速IO电源顶层金属布线产生的电感对PI的影响
由于第三谐振峰出现在400MHz至1.2GHz频段（图6），本文选取两个关键模块的电流频谱进行分析：关键模块1的频谱位于该频段（图7），关键模块2的频谱则与PDN噪声主频段重叠（图8）。电压调节模块（VRM）建模为理想电压源，主板建模为串联电阻和电感，封装模型包含串联电感和电阻，其后为分布式的片上顶层金属，最后添加至最底层金属的集总电阻。使用3D提取时，两个模块的噪声均显著增加：关键模块1的噪声增加17.5%（图7），关键模块2增加14.3%（图8）。而3D提取结果（图3b）则揭示了显著的感性行为。
2025-05-21 11:22:36
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原创 芯片电源供电全链路系统去耦电容器的联调优化
因此，小容值电容器需靠近芯片引脚放置，极少用于PCB：长互连的寄生电感会掩盖小电容效应，将其谐振频率降至大容值电容器已覆盖的低频段。近似方法是在封装焊球侧连接容值10nF至47μF的汽车级电容器（SRF 1MHz至90MHz），组合5至20个并联电容器，图7为评估链路。图10（红线）显示替换为1μH后，30kHz处出现反谐振峰，但封装电容器工作频段无变化。引入VRM电感后，电容器对阻抗曲线的影响得以准确捕获（图6）：优化后的去耦网络消除了150MHz峰值，并将40MHz以上频段阻抗压至目标以下。
2025-05-19 11:22:43
628
原创 DC-blocking电容对PCIE Gen3信号完整性的直流漂移效应
因此，交流耦合仅在高直流平衡的数据流中表现良好，即“1”和“0”的数量相等且连续相同逻辑位的长度受限。例如，8b/10b编码通过在信号数据位中引入20%的开销来限制连续相同逻辑位的最大长度为5，这被广泛用于高速交流耦合方案。下面将通过不同数据模式、速率、DC-blocking电容值及布局位置的瞬态波形和眼图裕量分析，研究了交流耦合通道的信号行为。然而，数据流中“1”和“0”的运行差异会导致交流耦合信号的直流基线偏移，从而降低接收端采样时的电路性能。
2025-05-17 10:30:19
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原创 芯片上电感效应对电源网格的影响分析与降低方法
随着工艺技术持续微缩至更小尺寸，电源完整性已成为愈发紧迫的问题。现代处理器功耗的增加与电源电压的降低共同导致了电源电流需求的急剧上升。特别是电源网络中的电感压降（Ldl/dt压降）问题日益突出，其影响因时钟频率的持续提升而加剧。由于电源电压波动会影响电路延迟、信号完整性以及氧化层可靠性，必须对其进行严格控制。为此，现代处理器设计中投入了大量资源和精力用于电源网络设计。
2025-05-16 11:24:58
100
原创 3D系统中的电源与信号完整性挑战
但在3D系统中，仅T1层级可直接连接封装，T2层级通过T1层级的TSV连接访问封装资源，数量受限。从电源完整性角度看，电源传输网络（PDN）的作用是通过极低阻抗的电源/地网络为IC的标准单元提供稳定的供电电压。未在图中展示的是，3D-Si堆叠的TSV会增加每凸点的硅电容，从而改变封装至3D-SiPDN的阻抗。早期设计阶段，2.5D/3D电源与信号完整性架构师需快速获取系统架构选择可行性的反馈，包括IR压降分析与电流需求空间分布特性，以及PDN阻抗/频率分布对信号插入损耗的影响。各系统部分为其他部分供电。
2025-05-14 11:22:44
276
原创 芯片电源片上去耦电容器优化技术
因此，需综合考虑去耦电容的面积与氧化层厚度，在降低漏电与面积的同时，避免因双氧化层厚度增加制造成本。通过新型电源结构与优化去耦电容尺寸及布局，显著降低了USB测试芯片的电源噪声。实验结果表明：采用新型电源结构并插入DCAP32单元（约20nF电容）时，电源/地噪声较传统结构降低约30%，较无去耦电容的传统结构降低60%。该方法实现了顶层金属的连续电源/地线结构，结合去耦单元可显著降低电源/地噪声。下面描述了传统电源结构与新型结构的差异，并在两种结构中分别实现了含去耦电容与不含去耦电容的设计。
2025-05-11 10:58:13
385
原创 MIPI C-PHY PCB设计SI评估
C-PHY采用三组三线结构，每组传输速率为2.5Gsymbol/s×2.28bit/symbol，三组总计17.1Gbps，为D-PHY的1.71倍。与以往不同，为实现三角形高度耦合排列，需采用GSSG（地-信号-信号-地）结构。理论层面：理想的C-PHY应保持三线等距且单线50Ω，两线间实现100Ω高度耦合，从而保留传统差分对的抗噪声能力。MIPI C-PHY结构的最大挑战在于PCB设计，需综合考虑叠层结构、布线布局、线长控制及PCB厂商工艺能力，在可行性与性能间权衡以达成最高标准。
2025-05-10 09:30:09
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原创 MIPI C-PHY 标准学习----一种通用多信号传输方案
同步数字通信总线传统上依赖于与信号调制和最大似然采样相关的两个基本原则。简而言之，数字信息传输始于用数据比特表示信息，然后将这些比特编码为电压势或电子电流等物理量。此类物理量通过金属导体或自由空间等物理介质传输。类似地，在接收数据比特时，接收器需对感测到的物理量进行量化，并在噪声、衰减和干扰存在时最小化量化误差的概率。 多导体传输解决方案的通用化 在计算机、消费电子设备或数据中心服务器等数字子系统中，编码过程传统上几乎完全依赖于两电平脉冲幅度调制（PAM）方案，而接收器采样则常采用正反馈锁存器（用于量化）
2025-05-07 11:24:42
763
原创 LPDDR接口中串扰和电源噪声引起的振铃和抖动的相关性
低功耗双倍数据速率（LPDDR）接口尤其复杂，因为它们面向移动设备，而成本、空间和外形因素增加了电源与信号完整性问题的风险。随着此类接口设计周期中采用的方法和仿真工具不断发展，这些工具往往被视为理所当然，很少通过实测进行验证。接下来将通过多种复杂度层级的仿真研究，并与完全可运行的移动平台中LPDDR接口32位数据总线的实测结果进行对比，验证了仿真方法的有效性。相关性分析不仅用于验证LPDDR接口设计中所用的仿真方法，还为测试平台的信号与电源完整性行为提供了深入见解。
2025-05-04 10:10:50
216
原创 芯片Back-side PDN设计的系统分析
与TSV方案类似，但连接位置不同：TSV从BSPDN经TSV连接至M1层，而VBPR通过BPR（BSPDN的首层）经通孔连接至M0层和有源器件。上面分析了三种BSPDN方案，实验表明，BSPDN的平均SIR和DvD较FSPDN分别降低55-61%和9.4-70.4%，但使用M1层的方案需优化TSV/VBPR间距以控制最差压降。图4 VBPR间距对SIR的影响：（a）模块#1，（b）缩小间距的模块#2，（c）案例1与2的SIR分布。图3 三种BSPDN方案概念图：（a）TSV，（b）VBPR，（c）BC。
2025-05-02 10:30:40
786
原创 高性能微处理器的电源传输网络—挑战、解决方案及未来趋势
数字LDO因逻辑可综合性和自动化布局布线特性，适用于多核微处理器和SoC的细粒度动态电压频率调节（DVFS），降低设计复杂度。输入电压因产品类型而异：数据中心服务器可高达48V，台式机使用电源单元的12V输出，手持设备则直接使用电池电压（如智能手机的3.7V锂聚合物电池）。嵌入式多芯片互连桥（EMIB，图22）局部连接芯片，减少电源路径限制，但需优化横向供电。图10对比单级与双级IVR方案，后者通过固定比例转换器（效率97%）和片上IVR（效率88%）实现更高系统效率（83.8% vs 78.3%）。
2025-04-30 11:22:43
745
原创 高速通信系统中的均衡技术
通信系统可通过图1所示的框图描述。它们通常包含三个基本部分：发送端（TX）、信道和接收端（RX）。信号(s(t))为发送信号，(r(t))为接收信号。非理想信道特性（例如有限信道带宽和串扰噪声）通常会劣化接收信号的信号质量，并导致数据恢复错误。图1.通信系统的基本组成。例如，图2展示了带宽受限信道引起的符号间干扰（ISI）。顶部轨迹为发送信号，即由“1”和“0”组成的二进制数字信号；底部轨迹为接收信号。当发送数据中出现一长串“1”后紧接位置A和B处的单个“0”时，圈出的ISI效应非常显著。三个“1”后的“0
2025-04-28 11:22:23
772
原创 含Si interposer结构的高速链路信号与电源完整性分析
为了进一步提高品质因数并确保电学模型的准确性，通常会在衬底中电感螺旋下方添加由下层金属层和多晶硅构成的图案化屏蔽层。由于数据速率和通道损耗差异显著，并行与串行接口采用不同的信号技术，并对噪声和抖动的敏感度不同。耦合电阻，同时截断衬底中的电场。电感器通常采用硅工艺顶层金属层制造，因其介电层和导体更厚，可实现更高的自感。该电容增加了电感器的寄生电容，导致高频下电感与衬底的相互作用增强，可能降低电感值和谐振频率。数据速率下，使用单端信号的并行接口与差分信号的串行接口的典型眼图，用于分析信号完整性性能。
2025-04-26 10:29:47
682
原创 芯片与interposer电源网络设计对高速通道眼图的影响
现代电子设计在降低功耗、减小电源电压水平以及提升数字数据速率方面的趋势，要求结合SI-PI协同仿真。电源分配网络的每个部分需精确建模和设计，以最小化I/O驱动器所见的输入阻抗。随后将PDN与通道模型结合，通过考虑电源噪声（如电源引起的抖动和电源轨纹波）对输出眼图的影响，实现准确的预测。
2025-04-24 11:33:49
107
原创 TSV结构中嵌入电容对HBM电源完整性设计的帮助
图1展示了ASIC-HBM封装模型及其用于电源分配网络（PDN）阻抗调优的各类组件（体去耦电容、局部去耦电容、封装去耦电容、嵌入式去耦电容、片上电容）。图2显示了各去耦电容的调谐范围。目前，硅interposer上主要采用沟槽电容和金属-绝缘体-金属（MIM）电容作为嵌入式去耦电容。为探究TSV-Cap对信号完整性的影响，图5对比了含与不含TSV-Cap的线路射频性能（插入损耗IL与回波损耗RL）。在采用TSV-Cap进行PDN调优的3D封装设计在考虑TSV-Cap阵列串扰后，可实现5Gbps的数据速率。
2025-04-23 11:24:24
606
原创 FoCoS/2.5D interposer SIPI电性能对比
随着扇出封装中凸点工艺的发展，以及扇出型封装堆叠（FOPoP）、扇出型系统级封装（FOSiP）和集成式基板扇出芯片（FOCoS）等技术的演进，精细线路需求与组装工艺持续提升，扇出封装的应用场景与产品设计类型日益丰富。FOCoS设计采用4层RDL（2层用于HBM I/O布线，1层为接地层，1层用于C4焊盘），而2.5Dinterposer采用3层RDL（2层用于HBM I/O，1层为电源/接地层）和1层背面C4焊盘。表1对比了FCBGA有机基板、2.5Dinterposer与FOCoS RDL层的设计规格。
2025-04-21 11:23:52
280
原创 HBM I/O接口中电源供应引起的抖动（PSIJ）分析与优化
HBM-GPU模块在其I/O接口中提供了TB/s级的带宽，其中集成了1024个I/O端口。然而，I/O缓冲器产生的巨大同步开关电流（SSC）会引发同步开关噪声（SSN），如图1所示。由此产生的PSIJ在时钟缓冲器和I/O驱动器中累积，严重降低眼图开口度。此外，随着世代更迭，数据速率提升导致开关功耗增加，而时序裕量却愈发紧张。因此，为确保HBMI/O接口的信号完整性（SI）和电源完整性（PI），需对PSIJ进行精确建模、分析与优化。
2025-04-19 10:25:19
141
原创 高速串行链路中PAM4信号设计的考量因素
主要差异在于PAM4的数据相关占空比失真（DCD）抖动，其不仅取决于原始NRZ序列的DCD抖动，还与两路NRZ信号合成PAM4的方式相关。在32Gbps时，PAM4奈奎斯特频率为8GHz，所有五组信道的插入损耗相近，导致PAM4眼高差异较小，而NRZ眼高差异显著（图15）。然而，四电平的特性也引入了新的挑战与约束，因此需明确两种信号类型在链路分析中的异同，并针对不同串行链路与背板类型揭示PAM4的具体特性。图12. 不同阻抗失配下的PAM4与NRZ对比（N-标称，H-+15%，L--15%）
2025-04-17 11:23:17
845
原创 关于HDMI端口辐射发射测试中重复性和不确定度问题的分析
本文通过EN 55022配置辐射发射测试，分析不同HDMI电缆和AE的影响，并利用CISPR 16-2-2的干扰功率测试配置评估这些因素，以揭示规范缺失导致的问题。电缆对比：图3和表3显示，两种电缆在HDMI时钟频率处的差异超过7.5 dBμV/m，超出CISPR 16-4-2规定的半电波暗室（SAC）辐射发射测试不确定度限值（6.3 dB）。为减少配置和电缆位置的影响，基于CISPR 16-2-2的干扰功率测试表明，即使固定电缆位置，电缆和AE仍导致显著差异（如296 MHz处26.3 dBpW）。
2025-04-16 11:23:10
709
原创 DDR3存储器I/O接口低成本封装的信号/电源完整性设计策略
对比原始封装与改进封装。改进后，Lloop从2.62nH降至1.60nH（降幅38.9%），Leff-PWR从2.39nH降至1.93nH（降幅19.2%），Leff-GND从1.58nH降至1.54nH（降幅2.5%）。图3:（a）封装布局与设计参数关系，（b）基于自感与互感的封装等效模型，（c）Leff-PWR与Leff-GND，（d）Lloop。图1:（a）双列直插内存模块结构，（b）封装芯片侧视图，（c）封装芯片俯视图。图2:（a）OCD电源与地端电流，（b）ILoop，（c）Iconv-bar。
2025-04-15 11:19:47
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原创 芯片SIPI设计系列培训视频说明
信号完整性（SI）仿真：HSPICE在信号完整性设计中的应用，包括S参数模型、IBIS模型、激励源、stateye分析的语法设置等。Pinbase RL评估、通流分析、Pcb/pkg PDN分析、Hspice仿真等实操环节，加深学员对PI设计的理解和应用能力。PDN阻抗曲线设计、电容组合设计、低环路电感设计、平面谐振设计、电源时域噪声设计、负载行为设计等高低频噪声控制方法。电源完整性（PI）仿真：HSPICE在电源完整性设计中的应用，包括PDN曲线仿真、噪声分析等。
2025-04-13 10:28:18
627
原创 高速差分信号对内偏差的度量---有效对内偏差（附python实现脚本）
对内偏差是高速差分（HSD）信号传输中的关键阻碍因素之一。对内偏差由P和N路径的传输时间差引起，其根源在于设计与制造的不平衡性，例如：封装和连接器引脚区域的不对称布线、直角背板连接器、PCB（印刷电路板）编织效应、非对称电缆等。非平衡P/N互连的对内偏差会导致差分信号向共模信号转换，从而增加插入损耗、共模干扰、串扰和电磁干扰（EMI）等。研究表明，在50GbpsPAM-4长距离链路中，仅因约三分之一或半个单位间隔（UI）的对内偏差，即使采用先进的纠错方案，信号仍无法恢复。
2025-04-12 09:29:37
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原创 面向HPC平台应用的HBM电源完整性/信号完整性分析与设计方法
从设计配置角度看，SoC与高带宽存储器（HBM）芯片之间的高密度千量级互连需支持宽带宽，且HBM芯片需尽可能靠近SoC以最小化信道损耗。系统的电源分配网络（PDN）对此类复杂的HBM2操作至关重要，需进行周密设计与评估。近年来，人工智能技术的爆发式增长推动大数据处理领域发生根本性变革，促使工业界转向基于大数据的工作模型。为应对海量数据处理的复杂问题，基于多边交互服务的数据中心不断涌现。此类应用被称为高性能计算（HPC），需要高效的迭代计算算法以及具备宽带宽的超高速内部处理硬件。
2025-04-11 11:23:51
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原创 HBM2E 信号完整性SI及timing budget的分析
尽管SiC-TSV方案带来了前所未有的性能提升，但其成本高昂、供应链有限，且存在硅基底损耗高、垂直铜层与绝缘层厚度较薄等问题，限制了其频率扩展至约4-6GHz，从而制约了先进计算芯片间互连的性能。这些挑战推动了近期对更高密度有机中介层候选方案的研究，包括玻璃中介层、扇出型晶圆级封装（FO-WLP）的再分布层（RDL）芯片倒装焊接到有机基板，以及传统有机核心封装上下方的高密度层压板。
2025-04-08 11:21:36
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原创 电源PDN网络在不同激励pattern下SSN响应及信号抖动的影响
本篇文章将IO pre-driver PDN和pre-driver行为对电源产生的PDN噪声，从而导致最差的SSO抖动（SSJ），通过探索pre-driver PDN谐振的物理机制，识别出激发PDN谐振的最差SSO信号模式，并建立了pre-driver PDN谐振频率与信号切换频率的定量关系。这个在设计中找到pre-driver PDN噪声边界，还为不同FPGA/ASIC应用中由pre-driver PDN SSN引起的最差SSJ提供了分析方法。PDN的高频谐振由片上电容和封装PDN子系统的电感决定。
2025-04-06 09:56:07
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原创 基于2.5D Si interposer设计的HBM3-SOC D2D SIPI设计
第三代高带宽内存（HBM Gen3）在前代产品（HBM2和HBM2E）的基础上，以更紧凑的设计提供了高的带宽和容量。然而，较低的运行电压也缩小了设计裕度，这意味着能效的提升以信号完整性设计复杂度的增加为代价，导致实际设计往往需要数周甚至数月才能完成布局。通过在interposer上集成多颗芯片，该技术增强了组件间的通信，缩短了芯片间互连的长度，并提升了带宽和能效。硅基2.5D封装中的芯片间通道设计涉及多个因素：重分布层（RDL）和层间介质（IMD）的厚度、信号线宽与间距等，这些因素直接影响信号完整性性能。
2025-04-05 10:37:27
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原创 《使用Hspice进行电源完整性和信号完整性设计》视频培训课程
第二部分：电源完整性（PI）仿真。第三部分：信号完整性（SI）仿真。第一部分：HSPICE基础。
2025-04-04 10:13:48
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原创 GPU-HBM堆叠设计的电源完整性考虑
如图1所示，所提出的ESC堆叠GPU-HBM模块架构的核心是将L2缓存组成的ESC堆叠于GPU之上。为实现该架构，需对GPU进行背面研磨，使ESC堆叠GPU的高度与HBM一致（符合JEDEC规范规定的720um）。GPU和ESC的总面积相同。为提升片上缓存容量，已有多种新架构被提出，包括使用静态随机存取存储器（SRAM）作为主存的加速器及配备堆叠L3缓存的中央处理器（CPU）。一种ESC堆叠GPU-HBM模块架构是通过将基于SRAM的L2缓存堆叠于GPU之上（如图1所示），利用更短的片上互连减少数据移动。
2025-04-04 10:13:48
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1
原创 《芯片电源完整性设计》视频培训课程
详细介绍电源无源设计、PDN阻抗曲线设计、电容组合设计、低环路电感设计、平面谐振设计、电源时域噪声设计、负载行为设计等高低频噪声控制方法。通过Pinbase RL评估、通流分析、Pcb/pkg PDN分析、Hspice仿真等实操环节，加深学员对PI设计的理解和应用能力。讲解芯片电源功耗的组成，包括动态功耗、静态功耗等，并探讨PVT和Corner对功耗的影响。阐述芯片电源完整性设计的核心目标，包括控制电源噪声、提供稳定电压、实时响应负载变化等。讲解电容的特性、低ESL电容的设计原理及其在PDN中的应用。
2025-04-04 10:13:48
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原创 结合当前存储协议聊一聊高速存储接口的过去、现在与未来
支撑当前架构的关键技术包括非匹配时钟架构、用于反射主导的命令/地址（C/A）接口的片内终端（ODT）、支持更高速度的新型信道拓扑，以及用于放宽时序要求的多相时钟。相反，在基于模块的系统应用中，DRAM运行速度为是数据总线上模块数量的函数，这意味着与每个通道的多个双列内存模块（dimm）相关的显著操作速度限制，如图2所示。显然，我们正站在新一代DRAM的转折点，有效带宽将成为跨越的关键，其基础在于DRAM架构优化、高效的组管理、C/A带宽提升、信道环境改善与更精细的功耗管理。WCK频率为CK的两倍。
2025-04-03 11:25:00
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原创 HBM和Logic芯片间互连线的信号完整性评估方法
典型的SI分析包含两个步骤：第一步是通过三维全波仿真（S参数）对具有不同尺寸和材料参数的互连模型进行多次仿真；第二步将仿真得到的S参数导入电路仿真器进行眼图仿真及分析。第一步生成频域S参数，并提取插入损耗（IL）和远端串扰（FEXT）等指标。然而，S参数分析存在模糊性，且无法为逻辑间/HBM互连（通常工作在无终端条件下）的设计提供有效指导。以下通过一个示例说明这一问题。
2025-04-02 11:22:50
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原创 高密度系统级封装中的信号与电源完整性挑战
在摩尔定律的鼎盛时期，集成电路（IC）的尺寸大约每两年缩小一倍，催生了将完整模块化系统集成到单一IC的片上系统（SoC）。MCM的创新主要由航空航天需求驱动，其将分立元件集成到陶瓷（MCM-C）、薄膜（MCM-D）或层压（MCM-L）基板上。基于此理念的创新催生了系统级封装（SiP）和系统级封装（SoP）等先进封装技术，为解决“摩尔压力”提供了可行方案。传统封装技术（如MCM和SoC）主要采用二维（2D）集成方式，而SiP和SoP通过三维（3D）堆叠进一步提升了集成度。表1对比了主要先进封装技术的优缺点。
2025-04-01 11:23:29
493
原创 HBM（高带宽内存）DRAM技术与架构
HBM3的目标是大幅提升内存密度、带宽和能效，包括将核心晶片密度从8Gb翻倍至16Gb、支持4/8/12/16层堆叠、采用0.4VVDDQL以降低I/O功耗，以及实现比HBM2翻倍的峰值带宽。HBM的基础逻辑晶片（图2（b））由PHY（物理接口）、TSV、DFT（可测试性设计）逻辑和直接访问（DA）端口组成。HBM的KGSD结构引入了许多测试挑战。晶圆级测试中，核心DRAM晶片沿用传统测试流程（晶圆级老化测试、冷热测试、修复），基础晶片测试涵盖IEEE1500测试、扫描测试和高速PHY测试。
2025-03-31 11:24:05
1340
原创 在CoWoS平台上采用DTC电容器的Logic-HBM2E电源完整性设计
CoWoS上的系统需具备优异的电源性能，以降低逻辑核心区域的功耗和HBM物理层的SSN。SD电容通常附着在封装基板底部以靠近器件，但电源路径仍需通过基板和中介层，导致较大的等效串联电感（ESL）、更严重的电压跌落和SSN。为解决这一问题，CoWoS硅中介层中集成了电容密度为17 nF/²的金属-绝缘体-金属（MIM）电容器，但其密度仍不足以支持高效能高速计算系统。因此，基于硅中介层技术的CoWoS技术应运而生，通过出色的细间距和高集成能力满足大量I/O数量的需求。
2025-03-30 10:30:57
409
原创 CoWoS Silicon Interposer信号/电源完整性的考虑
最坏情况下（S2与S3之间），电容耦合系数KC=0.0389（原方案为0.2433，降低84%），电感耦合系数KL=0.0514（原方案为0.2706，降低81%）。基于前文电源设计图(a)原始方案，在ADS中构建封装电源系统电路，包含1.1V理想电源、传输线系统（六条信号线与四层电源线L1-L4并联）、四元件模型（R0=0.17mΩ，Lout=4nH，Rflat=1.54mΩ，Lslew=0.92nH）及SoC端0.13pF片上电容。原始方案中，即使采用优化线宽/间距，开关噪声仍使眼图闭合（图(a)）。
2025-03-29 10:04:12
626
原创 高功耗HPC/AI芯片电源完整性设计方法
图6显示，在300W测试 Case （电流瞬变100A/ns）中，相较于无MIM参考 Case ，2层MIM、3层MIM及ISC的电压跌落分别改善至x0.46、x0.36与x0.21。关键参数（片上电容、封装去耦电容器数量与布局、封装焊球数量、板级PDN特性）从物理布局中提取：片上电容基于IP区域，板级电感通过路径长度、过孔直径与间距估算，封装去耦电容器参数（ESR、ESL、电容值）则来自厂商器件库。作为片上解决方案，2/3层MIM（20/40nF/mm²）与ISC（300nF/mm²）展现出显著优势。
2025-03-28 11:22:32
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原创 高带宽存储器（HBM）的现状与未来挑战
此外，HBM在推动高性能计算（HPC）方面具有巨大潜力，并已成为AI/ML及其他高性能计算工作负载的首选存储解决方案，可在紧凑的高容量安装空间中提供无与伦比的存储带宽。HBM3提供8层堆叠（8H）的16GB容量和12层堆叠（12H）的24GB配置，而HBM3E在8层堆叠中即可实现24GB容量。随着数字化转型和超大规模人工智能（AI）模型的兴起，海量数据集的生成显著增加，导致对快速计算的需求不断增长。此外，因速度和容量提升引发的发热问题，以及在受限结构中增加容量的必要性，也成为新的挑战。
2025-03-27 11:26:01
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原创 FO-SIP/POP&Si/RDL-interposer封装设计电/热性能对比
TSV需精确建模以捕捉通道电感效应，TSV被损耗性氧化Si包裹，因此Si interposer的信号损耗主要由TSV主导，与含TSV的Si interposer相比，RDL interposer的插入损耗略优（最大0.3dB），如图4和图5所示。图20展示了RDL interposer结构，图21为一个实际设计的叠层及设计，其导体厚度（3μm）远高于Si interposer（0.9μm），相同线宽/间距下直流电阻更低，插入损耗更优（图22，图23）。图9对比了两者的电气性能（眼图张开度）。
2025-03-25 11:22:55
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